Hardware-efficient schemes of quaternion multiplying units for 2D discrete quaternion fourier transform processors
PBN-AR
Instytucja
Wydział Informatyki (Zachodniopomorski Uniwersytet Technologiczny w Szczecinie)
Informacje podstawowe
Główny język publikacji
angielski
Czasopismo
Measurement Automation Monitoring (11pkt w roku publikacji)
ISSN
2450-2855
EISSN
Wydawca
Wydawnictwo PAK
DOI
URL
Rok publikacji
2017
Numer zeszytu
6
Strony od-do
206-208
Numer tomu
63
Identyfikator DOI
Liczba arkuszy
Autorzy
Słowa kluczowe
angielski
discrete quaternion Fourier transform
fast algorithms
implementation complexity reduction
FPGA implementation
Open access
Tryb otwartego dostępu
Otwarte repozytorium
Wersja tekstu w otwartym dostępie
Wersja opublikowana
Licencja otwartego dostępu
Creative Commons — Uznanie autorstwa
Czas opublikowania w otwartym dostępie
Po publikacji
Ilość miesięcy od publikacji
1
Streszczenia
Język
angielski
Treść
In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution – a scheme for calculating sq product, the second solution –a scheme for calculating qt product, and the third solution – a scheme for sqt product, where s is a so-called i -uaternion, t is an j - quaternion, and q – is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.
Inne
System-identifier
PANEL-1007185