A hardware-efficient structure of complex numbers divider
PBN-AR
Instytucja
Wydział Informatyki (Zachodniopomorski Uniwersytet Technologiczny w Szczecinie)
Informacje podstawowe
Główny język publikacji
angielski
Czasopismo
Measurement Automation Monitoring (11pkt w roku publikacji)
ISSN
2450-2855
EISSN
Wydawca
Wydawnictwo PAK
DOI
URL
Rok publikacji
2017
Numer zeszytu
6
Strony od-do
212-213
Numer tomu
63
Identyfikator DOI
Liczba arkuszy
Autorzy
(liczba autorów: 2)
Słowa kluczowe
angielski
complex-number divider
hardware complexity reduction
VLSI implementation
Open access
Tryb otwartego dostępu
Otwarte repozytorium
Wersja tekstu w otwartym dostępie
Wersja opublikowana
Licencja otwartego dostępu
Creative Commons — Uznanie autorstwa
Czas opublikowania w otwartym dostępie
Po publikacji
Ilość miesięcy od publikacji
1
Streszczenia
Język
angielski
Treść
In this correspondence an efficient approach to structure of hardware accelerator for calculating the quotient of two complex-numbers with reduced number of underlying binary multipliers is presented. The fully parallel implementation of a complex-number division using the conventional approach to structure organization requires 4 multipliers, 3 adders, 2 squarers and 2 divider while the proposed structure requires only 3 multipliers, 6 adders, 2 squarers and 2 divider. Because the hardware complexity of a binary multiplier grows quadratically with operand size, and the hardware complexity of an binary adder increases linearly with operand size, then the complex-number divider structure containing as little as possible embedded multipliers is preferable.
Inne
System-identifier
PANEL-1007187