Optimized design of successive approximation time-to-digital converter with single set of delay lines
PBN-AR
Instytucja
Wydział Informatyki, Elektroniki i Telekomunikacji (Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie)
Książka
Tytuł książki
EBCCSP 2016 [Dokument elektroniczny]. [second] international conference on Event-Based Control, Communication and Signal Processing : 13–15 June 2016, Krakow, Poland
Data publikacji
2016
ISBN
978-1-5090-4195-4
Wydawca
Institute of Electrical and Electronics Engineers
Publikacja
Główny język publikacji
EN
Tytuł rozdziału
Optimized design of successive approximation time-to-digital converter with single set of delay lines
Rok publikacji
2016
Strony (od-do)
1--8
Numer rozdziału
Link do pełnego tekstu
Identyfikator DOI
Liczba arkuszy
0.57
Hasło encyklopedyczne
Autorzy
Pozostali autorzy
+ 3
Słowa kluczowe
EN
time interval measurement
time-to-digital converter (TDC)
successive approximation
Konferencja
Indeksowana w Scopus
tak
Indeksowana w Web of Science Core Collection
tak
Liczba cytowań z Web of Science Core Collection
Nazwa konferencji (skrócona)
EBCCSP
Nazwa konferencji
2nd International Conference on Event-Based Control, Communication, and Signal Processing
Początek konferencji
2016-06-13
Koniec konferencji
2016-06-15
Lokalizacja konferencji
Kraków
Kraj konferencji
PL
Lista innych baz czasopism i abstraktów w których była indeksowana
Streszczenia
Język
EN
Treść
The paper addresses the problems of design of picosecond resolution time-to-digital converter based on successive approximation (SA-TDC). The principle of the conversion process in SA-TDC consists in successive delaying the events defining a start and a stop of the input time interval by the use of binary-weighted delays. The paper is focused on optimization of particular components of the SA-TDC architecture with a single set of delay lines in order to reduce differential (DNL) and integral (INL) nonlinearities. In particular, the paper contribution is an improvement of time resolution of the converter from 25 ps to 12.5 ps (i.e., by one extra bit) in 180 nm CMOS technology through enhancements of design of circuit components which results in a reduction of conversion errors.
Cechy publikacji
chapter-in-a-book
peer-reviewed
Inne
System-identifier
idp:102385
CrossrefMetadata from Crossref logo
Cytowania
Liczba prac cytujących tę pracę
Brak danych
Referencje
Liczba prac cytowanych przez tę pracę
Brak danych